電子回路において歩留りを向上させるための方法及び装置

专利摘要:
本発明は、メモリセルのサイズを増加させること及び／又は複雑性と構成部品数を増加させることを伴わずに、メモリ回路がより低い電圧で動作できる低消費電力の集積回路に関する。電子回路は、複数の別個の小部分の形に構成された複数の回路素子を含み、各小部分は小部分へ電力を伝達するための別々の電圧供給接続部を有する。電子回路は、複数の出力部を含むコントローラをさらに含み、出力部の各々は電圧供給接続部のうちの対応する１つに接続される。小部分のうちの所与の１つが弱い回路素子を含まないときに、コントローラは対応する電圧供給接続部を介して所与の小部分へ第１の電圧レベルを供給する。所与の小部分が少なくとも１つの弱い回路素子を含むときに、コントローラは対応する電圧供給接続部を介して所与の小部分へ少なくとも第２の電圧レベルを供給するように動作し、第２の電圧レベルは第１の電圧レベルよりも高い。
公开号:JP2011511395A
申请号:JP2010544941
申请日:2008-01-30
公开日:2011-04-07
发明作者:コーラー，ロス，エー．；デル，リチャード，ブルース；ファム，ハイ，クアング；マックパートランド，リチャード，ジェー．；ワーナー，ウエイン，イー．
申请人:アギア システムズ インコーポレーテッド；
IPC主号:G11C11-413

专利说明:

[0001] 本発明は、一般に電気技術、電子技術、及びコンピュータ技術に関し、とりわけ半導体デバイスに関する。]
背景技術

[0002] 例えば、移動体通信及びモバイル・コンピューティングのような多くの応用例は、これらの応用例において使用するデバイスの電池寿命を改善するための取り組みにおいて低消費電力の集積回路（ＩＣ）を一般に必要とする。そのようなデバイスは、携帯電話、携帯型記憶デバイス、メディア・プレーヤ・デバイス、携帯型計算デバイス、等を含むが、これらに限定されない。例えば、データ処理及びネットワーク通信のような別の応用例では、パッケージ・コスト、冷却コスト及び／又はボード・コストを削減するように低消費電力のＩＣを採用することが同様に望ましいはずである。]
[0003] 例として、キャパシタンスＣの電圧振動に関係する電力は、全電力消費の大きな原因である。キャパシタンスに関係する電力Ｐは、キャパシタンス両端間の電圧Ｖの二乗で増加する（例えば、Ｐ∝ＣＶ２ｆ、ここでｆは周波数である）。ＩＣにおける電力消費の別の成分は、例えば、トランジスタを通るサブスレショルド・リーク及びゲート絶縁膜を通るリークを含む。今日使用される短チャネル・トランジスタでは、サブスレショルド・リークは、ソース−ドレイン電圧とともに増加する。トランジスタ・ゲート・リークもまた、電圧とともに増加する。したがって、ＩＣにおける電力消費を削減するために、ＩＣの動作電圧を低下させることが望ましい。]
[0004] 従来、メモリ回路への供給電圧レベルは、メモリ回路の不良の可能性を低減するために高くされる可能性がある。このようにして、歩留りは向上されることが可能であるが、特に移動体応用例に対して望ましくないメモリ回路の電力消費の増加を犠牲にする。代替として、メモリ回路がより低い電圧で動作できるようにメモリセル及び関係する回路の設計を変更することは、公知である。しかしながら、このアプローチは、一般的にメモリセルのサイズを増加させること及び／又は複雑性と構成部品数を増加させることを含み、それによりメモリ・デバイスのコストを増加させる。]
[0005] したがって、従来のメモリ回路に関係する上記の問題のうちの１つ又は複数によって影響されないメモリ回路の改善に対する必要性が存在する。]
課題を解決するための手段

[0006] 本発明の例示的な実施形態は、高い最低作動電圧（ｍｉｎｉｍｕｍ ｆｕｎｃｔｉｏｎａｌ ｖｏｌｔａｇｅ）要件を有するメモリ回路内の有害メモリセルを識別し、これらの有害セルに、より高い電圧を供給する一方で、メモリ回路内の残りのセルに、より低い電圧を依然として供給するための技術を提供することにより上記の必要性を満足させる。メモリ回路内のセルを、複数の小部分（ｓｕｂｄｉｖｉｓｉｏｎ）、すなわち選択肢グループに編成することができる。その中に少なくとも１つの弱いメモリセルを含んでいるとして識別される小部分の数が、小部分の総数に比して少ないと仮定すると、メモリ回路は、歩留りに著しい悪影響を与えることなく、低い総電力消費を維持する。]
[0007] 本発明の一態様によれば、電子回路は、複数の別個の小部分の形に構成された複数の回路素子を含み、各小部分は該小部分へ電力を伝達するための別々の電圧供給接続部を有する。該電子回路は、複数の出力部を含むコントローラをさらに含み、該出力部の各々は該電圧供給接続部のうちの対応する１つに接続される。該小部分のうちの所与の１つが弱い回路素子を含まないときに、該コントローラは、該対応する電圧供給接続部を介して該所与の小部分へ第１の電圧レベルを供給する。該所与の小部分が少なくとも１つの弱い回路素子を含むときに、該コントローラは、該対応する電圧供給接続部を介して該所与の小部分へ少なくとも第２の電圧レベルを供給するように動作し、該第２の電圧レベルは該第１の電圧レベルよりも高い。]
[0008] 該電子回路は、該複数の小部分の形に構成された複数のメモリセルを備えたメモリ回路を含むことができる。該電子回路は、集積回路内に実装することができる。本発明の別の１つの態様によれば、電子システムは、上記のような１つ又は複数の電子回路を備える少なくとも１つの集積回路を含む。]
[0009] 本発明のさらに別の態様によれば、複数の小部分の形に構成された複数の回路素子を含む電子回路において歩留りを向上させるための方法は、該小部分の各々が該小部分に対応する別々の電圧供給接続部を有し、弱い回路素子を含まない少なくとも第１の小部分へ第１の電圧レベルを印加するステップと、少なくとも１つの弱い回路素子を含んでいるとして識別された少なくとも第２の小部分へ少なくとも第２の電圧レベルを印加するステップとを含み、該第２の電圧レベルは該第１の電圧レベルよりも高い。]
[0010] 本発明のこれらの特徴とその他の特徴、目的及び利点は、添付の図面に関連して読まれる本発明の例示的な実施形態の下記の詳細な説明から明らかになるであろう。]
図面の簡単な説明

[0011] 多数のメモリセルを含んでいるメモリ回路と少数のメモリセルを含んでいるメモリ回路についての最低作動電圧の例示的な比較を示す図である。
本発明の実施形態に従って形成される、具体例のメモリ回路の少なくとも一部を示すブロック図である。
本発明の実施形態に従って、図２に示されたメモリアレイへ電力を供給するための具体例の電力伝送装置の少なくとも一部を示すブロック図である。
本発明の実施形態に従って、図３Ａに示された電力伝送装置において使用することができる具体例の電力供給スイッチを示す模式図である。
本発明の実施形態による、メモリ回路内で電力を伝送することを制御するための具体例の方法を示すフロー図である。
本発明の別の実施形態による、回路内の回路素子の個々の小部分へ電力を伝送するための具体例の方法を示すフロー図である。
本発明の実施形態に従って、本発明の技術を採用することができる具体例の電子システムの少なくとも一部を示すブロック図である。] 図２ 図３Ａ
実施例

[0012] 本発明は、指定された最低作動電圧レベルにおいてメモリ回路の機能的動作を制限されるメモリセルへより高い電圧を供給しつつ、メモリ回路の残りの部分へ最低作動電圧を供給するように、メモリ回路内で電力を伝送することを制御するための具体例の方法及び装置の状況において本明細書中で説明される。しかしながら、本発明の技術が本明細書中に示され説明される方法及び装置に限定されないことを理解されたい。むしろ、本発明の実施形態は、回路における低い電力消費を維持しつつ回路の歩留りを向上させることが有利である技術をより広く対象とする。]
[0013] 「デバイス」は、この用語が本明細書中で使用されるとき、特定用途向け集積回路（ＡＳＩＣ）、シングル・インライン・メモリ・モジュール（ＳＩＭＭ）、デュアル・インライン・メモリ・モジュール（ＤＩＭＭ）、連想メモリ（ＣＡＭ）、中央処理ユニット（ＣＰＵ）、ディジタル信号プロセッサ（ＤＳＰ）、又は任意の別のタイプのデータ処理デバイス若しくは記憶デバイスに一般に関係するもののような素子、並びに組込みメモリを有するそのような素子の一部及び／又は組み合わせを備えることができるが、例示のみであり限定するものではない。「メモリ」は、この用語が本明細書中で使用されるとき、必ずしも限定しないが典型的にバイナリ形式で情報（例えば、データ）を少なくとも一時的に記憶するために利用されることが可能である任意の素子を備えるように幅広く解釈されるように意図されている。本発明の好ましい実施形態は、典型的にはシリコン・ウェーハ内に製造されるが、本発明の実施形態は、代替として、ガリウム砒素（ＧａＡｓ）、インジウム・リン（ＩｎＰ）、等を含むがこれらに限定されない他の材料からなるウェーハ内に製造されることが可能である。]
[0014] 最近のＩＣは、その中に組込みメモリを多くの場合に含む。組込みメモリ中のメモリセル数は、１００メガビット（Ｍｂ）以上にまで及ぶことがある。一般的に、メモリセルの最低作動電圧は、図１に示されるように正規分布として表わすことができる。図１を参照して、２つの具体例の最低作動電圧分布が示されている。グラフ１０２は、多数のメモリセルを有するメモリアレイに対する最低作動電圧分布を表わす。グラフ１０４は、少数のメモリセルを有するメモリアレイに対する最低作動電圧分布を表わす。] 図１
[0015] 図から明らかなように、少数のセルを有するメモリアレイは、多数のメモリセルを有するメモリアレイと比較して作動最低電圧の狭い分布を示す。これは、より大きなメモリがより小さなメモリよりも高い最低作動電圧要件を有することを意味する。すなわち、（例えば、約１０メガ・メモリセルよりも大きい）より大きなメモリは、統計的に所定のレベルよりも高い最低作動電圧を必要とする可能性が高い。図１に示された例では、所定のレベルは０．８ボルトであり、０．８ボルトよりも高い最低作動電圧要件を有するメモリセルは、グラフ１０２の部分１０６により示されている。この例では０．８ボルトよりも高い最低作動電圧要件を有するいかなるメモリアレイも、結果として不良デバイスとみなされるメモリアレイをもたらすはずである。] 図１
[0016] 図２は、本発明の実施形態にしたがって形成される、具体例のメモリ回路２００の少なくとも一部を示すブロック図である。メモリ回路２００は、複数のメモリセル２０４と、セルに選択的にアクセスするためにメモリセルに接続された複数のビット線２０６及びワード線２０８とを備えるメモリアレイ２０２を含む。例示的なメモリ回路２００は、２Ｎ列と２Ｍ行を含むように示される、ここでＮとＭは整数である。本発明が特定の数の列と行に限定されないことが、認識されるはずである。各列は、好ましくはビット線とそれに接続された複数の対応するメモリセルを含む。同様に、各行は、好ましくはワード線とそれに接続された複数の対応するメモリセルを含む。メモリセル２０４のそれぞれは、ビット線２０６とワード線２０８のただ１つの対に関係付けられる。] 図２
[0017] メモリ回路２００は、行アドレス又は代替の制御信号の機能として複数のワード線のうちの選択された１つをアクティブにするためにワード線に結合された行デコーダ２１０、及び列アドレス又は代替の制御信号の機能として複数のビット線のうちの選択された１つをアクティブにするためにビット線に結合された列デコーダ２１２をさらに含む。１つ又は複数のセンス増幅器２１４は、好ましくはそれぞれのメモリセル２０４の状態を読み出すために用意される。センス増幅器２１４は、列デコーダ２１２の一部として統合されても、別個の機能ブロックとして含まれてもよい。メモリ回路への入力データは、入力データ・バッファ２１６へ供給され、１つ又は複数の選択されたメモリセル中に記憶するために列デコーダ２１２へ渡されてもよい。同様に、メモリセルから読み出された出力データは、メモリ回路２００の出力データ信号を生成するように動作する出力データ・バッファ２１８に供給されてもよい。]
[0018] メモリアレイ２０２内のメモリセル２０４は、好ましくは複数の小部分（ｓｕｂｄｉｖｉｓｉｏｎ）２２０の形に構成される。本明細書中では、用語「小部分」は、メモリセルの任意のグループ分けを幅広く包含するように規定することができる。例えば、本発明の例示的な実施形態では、小部分２２０は、それぞれが同じ数のメモリセルを含むことができる。あるいは、１つ又は複数の小部分は、メモリ回路内の１つ又は複数の別の小部分に対して異なる数のメモリセルを含むことができる。８個だけのメモリ小部分が示されているが、本発明は、特定の数の小部分に限定されない。]
[0019] メモリ小部分２２０の各々は、図３を参照して下記にさらに詳細に説明されるように、小部分に電力を伝達するために各小部分に対応する別々の電圧供給接続部（明確には示されていない）を含む。このように、所与のメモリ小部分のための電圧供給伝送経路は、他の小部分のための電圧供給伝送経路とは別々であり異なるものである。多数のメモリ小部分を有することは一般に利点があり、接続伝送経路の複雑性の増加及びメモリアレイ・サイズの増加を含む潜在的なトレードオフをともなう。]
[0020] 小部分２２０が複数の列及び行を備えており、両者とも小分割されていなメモリアレイ２０２におけるよりも小さいように示されているが、別の構成が企図される。例えば、メモリアレイ２０２は、複数の最大長さの行（例えば、小分割されていないアレイ内の行と同じ数のメモリセルを有する行）を含むより小さなアレイ、複数の最大長さの列（例えば、小分割されていないアレイ内の列と同じ数のメモリセルを有する列）を含むより小さなアレイ、１つの行に沿って全てが配置されたメモリセルの小さなグループ、及び／又は１つの列に沿って全てが配置されたメモリセルの小さなグループへと小分割されてもよい。これらの構成の様々な組み合わせが、同様に企図される。]
[0021] 図１に関連して前記したように、メモリアレイ内のメモリセルの数が増加するにつれて、メモリセルに関係する最低作動電圧の分布は、広くなる。図１に示されたように、メモリアレイ内のセルの小さな部分１０６が指定されたレベル（例えば、０．８ボルト）より高い最低作動電圧要件を有するように、分布は広がることがある。テスト目的のために、指定されたレベルよりも高い最低作動電圧の１つ又は複数のメモリセル（例えば、弱いメモリセル）を有するメモリ回路は、不合格品として廃棄され、それにより歩留りを低下させるであろう。「弱い」メモリセルは、この用語が本明細書中で使用されるとき、指定されたレベルよりも高い最低作動電圧要件を有するメモリセルとして定義することができる。] 図１
[0022] 本発明の技術は、１つ又は複数の弱いメモリセルを含んでいるメモリアレイの少なくとも１つの小部分がより高い供給電圧で動作することを可能にしつつ、弱いメモリセルがないメモリアレイの小部分がより低い供給電圧で動作することを可能することが有利である。典型的なケースであるように、弱いメモリセルの数、それゆえメモリ小部分の数は、メモリ小部分の総数に比して少ないであろう。したがって、より高い電圧レベルで動作するメモリ小部分の数は、比較的少なく、そのためメモリ回路の平均電力消費は、大きくは増加しない。]
[0023] 図３Ａは、本発明の実施形態にしたがって、図２に示されたメモリアレイ２０２へ電力を供給するための具体例の電力伝送装置３００の少なくとも一部を示すブロック図である。この電力伝送装置３００は、好ましくは図２のメモリ回路２００内に含まれる。前記したように、メモリアレイ２０２は、複数の小部分２２０の形に構成された複数のメモリセルを含む。各メモリ小部分２２０は、小部分へ電力を伝達するためにそれに対応する別々の電圧供給接続部３０２を含む。包括的に、メモリ小部分２２０に対応する個々の電圧供給接続部３０２は、メモリアレイ２０２への電力供給伝送経路３０４を形成する。] 図２ 図３Ａ
[0024] 電力伝送装置３００は、少なくともそれぞれ第１の電力供給源と第２の電力供給源３０６、３０８、及び第１の電力供給源と第２の電力供給源に接続された電力供給スイッチ３１０又は代替のコントローラを含む。電力供給スイッチ３１０に接続されたメモリ３１２（例えば、メモリ記憶素子（ＭＳＥ））は、例えば、どの電力供給源３０６、３０８がメモリ小部分２２０のそれぞれへ伝送されるかに関係する情報のようなデータを記憶するために任意選択で使用することができる。第１の電力供給源３０６は、第１の出力電圧Ｖ１を発生するように動作し、第２の電力供給源３０８は、第２の出力電圧Ｖ２を発生するように動作する。第１の電力供給源３０６により発生される第１の出力電圧Ｖ１は、好ましくは弱いメモリセルを含まない大部分のメモリ小部分へ供給されるより低い指定された最低作動電圧である。第２の電力供給源３０８により発生される第２の出力電圧Ｖ２は、好ましくは少なくとも１つの弱いメモリセルを含んでいるとして識別された数少ないメモリ小部分へ供給されるＶ１よりも高い電圧である。弱いメモリセルがメモリアレイ２０２内に識別されない状況では、全てのメモリ小部分は、第１の電力供給源３０６により電力を与えられ、第２の電力供給源３０８は使用されないはずである。好ましくは、電力供給源３０６、３０８のそれぞれは、本明細書の教示が与えられると当業者に明らかになるように、メモリ回路の電力消費を削減するために、使用されないとき所与の電力供給源をオフにすることができるようにディスエーブル回路を含む。]
[0025] 別々の機能ブロックとして示されているが、それぞれ第１の電力供給源と第２の電力供給源３０６、３０８は、複数の電圧出力部（例えば、タップ）を含む単一の電圧供給源として実装されてもよい。例えば、当業者には理解されるように、単一の電圧源及び電圧Ｖ１とＶ２とを発生するための少なくとも２つの電圧タップを含む電圧分割器（明示的に示されず）を採用することができる。さらに、２つだけの電力供給源３０６と３０８が記載された例示的な電力伝送装置３００に利用されているが、本発明が特定の数の電力供給源に限定されないことが、認識されるはずである。本発明の別の実施形態は、より細かく細分化する（ａｃｈｉｅｖｅ ｆｉｎｅｒ ｇｒａｎｕｌａｒｉｔｙ）ために２つ以上の電力供給源を使用し、それにより２つの電源を使用して得られることが可能であるものよりさらにメモリ回路における電力消費を削減することができる。]
[0026] 弱いメモリセル、すなわち第１の電力供給源３０６により発生される指定された電圧レベルＶ１よりも高い最低作動電圧を有するセルは、どのメモリ小部分に弱いメモリセルが存在するかにしたがって識別され、位置を特定される。弱いメモリセルを含んでいるとして識別されたこれらのメモリ小部分は、より高い電圧Ｖ２を発生する第２の電力供給源３０８から電力を与えられるように割り当てられる。好ましくは、電圧Ｖ２は、弱いメモリセルの最も高い最低作動電圧要件に実質的に等しくなるように選択される。弱いメモリセルの数、それゆえ第２のより高い電力供給源３０８を必要とするメモリ小部分の数が、小部分の総数と比較して少ないのであれば、メモリ回路に関する平均電力は、より低い電力供給源３０６に関係して主に決定され、第２の電力供給源の使用及び弱いメモリセルを含んでいる対応する小部分によりわずかに増加するだけである。メモリアレイが含む小部分が多くなるほど、平均電力消費はより低い電力供給に関係する電力消費に近づく。]
[0027] 電力供給スイッチ３１０は、入力としてそれぞれ第１の出力電圧と第２の出力電圧Ｖ１とＶ２を受け、電力供給スイッチに供給される少なくとも１つの制御信号Ｖｃｔｌの機能として、複数の出力Ｏ１からＯ８の各々へ第１の電圧と第２の電圧のうちの１つを伝送するように動作する。出力Ｏ１からＯ８の各々は、好ましくは、自身の個別の電圧供給接続部３０２を介してメモリ小部分２２０のうちの対応する１つに接続される。制御信号Ｖｃｔｌは、複数の信号を備えることができる。]
[0028] 図３Ｂは、本発明の一実施形態にしたがって、図３Ａに示された電力伝送装置３００において使用することができる具体例の電力供給スイッチ３１０を示す模式図である。電力供給スイッチ３１０は、好ましくは、複数のスイッチ素子３５０、３５２、および３５４を含む。スイッチ素子は、単極双投（ｓｉｎｇｌｅ−ｐｏｌｅ ｄｏｕｂｌｅ−ｔｈｒｏｗ）（ＳＰＤＴ）スイッチとして機能的に図示されているが、代替の実施物が企図される。例えば、スイッチ素子３５０、３５２、３５４のうちの少なくとも１つは、当業者にとって明らかになるように、マルチプレクサを備えることができる。] 図３Ａ 図３Ｂ
[0029] とりわけ、電力供給スイッチ３１０は、第１の電源３０６により発生される第１の出力電圧Ｖ１を受けるための第１の入力、第２の電源３０８により発生される第２の出力電圧Ｖ２を受けるための第２の入力、及び８個の出力Ｏ１からＯ８を含み、各出力はメモリ小部分２２０のうちの対応する１つに接続する（図３Ａ参照）。第１のスイッチ素子３５０は、電圧Ｖ１とＶ２を受け、第１のスイッチ素子に与えられる選択信号Ｓ１の機能としてＶ１又はＶ２のいずれかを対応する出力Ｏ１に接続するように動作する。第２のスイッチ３５２は、電圧Ｖ１とＶ２を受け、第２のスイッチ素子に与えられる選択信号Ｓ２の機能としてＶ１又はＶ２のいずれかを対応する出力Ｏ２に接続するように動作する。同様に、第８のスイッチ３５４は、電圧Ｖ１とＶ２を受け、第８のスイッチ素子に与えられる選択信号Ｓ８の機能としてＶ１又はＶ２のいずれかを対応する出力Ｏ８に接続するように動作する。包括的に、選択信号Ｓ１からＳ８は、電力供給スイッチ３１０に与えられる制御信号Ｖｃｔｌとして表わすことができる。別の実施形態では、電力供給スイッチ３１０は、スイッチ素子３５０、３５２、３５４の各々を別々に制御するために複数の選択信号Ｓ１からＳ８を発生させるためのデコーダ回路を含むことができる。本発明による使用のために適したデコーダ回路は、当業者に周知である。電力供給スイッチ３１０が２つの電圧、すなわちＶ１とＶ２だけを受けるように示されているが、本発明は、特定の数の電圧に限定されない。スイッチ素子３５０、３５２、３５４の各々は、追加の電圧を受けるために望まれるように変形することができる。] 図３Ａ
[0030] 図４は、本発明の実施形態による、メモリ回路内の個々のメモリ小部分へ電力を伝送するための具体例の方法４００を示すフロー図である。方法４００はステップ４０２において始まり、そこでは弱いメモリセルが識別される。弱いメモリセルは、例えば、メモリ回路のテスト中に識別されてもよいが、弱いセルを識別するための代替の方法が企図される。メモリ回路のテストは、この技術において周知であるように、外部の自動化された試験装置（ＡＴＥ）を使用して実行することができる。あるいは、テストは、同様にこの技術において公知であるように、ビルトイン・セルフ・テスト（ＢＩＳＴ）を使用して行われることが可能である。好ましくは、テストは、第１の電力供給源３０６（図３Ａ参照）により発生される電圧Ｖ１において指定されたパラメータにより機能しないメモリセルを識別するように動作する。テスト手順で不合格であるメモリセルは、弱いセルとみなされる。] 図３Ａ 図４
[0031] メモリアレイ内の弱いメモリセルを識別した後で、ステップ４０４は、（１つまたは複数の）弱いメモリセルがその中に存在する少なくとも１つのメモリ小部分を識別する。ステップ４０４は、各弱いメモリセルをメモリアレイ内の対応するメモリ小部分に関連付けることを含むことができる。所与のメモリ小部分は、１つ又は複数の弱いメモリセルを備えることができる。出力として、ステップ４０４は、好ましくは、弱いメモリセルを含んでいる小部分のリストを生成する。あるいは、ステップ４０２と４０４は、アレイ内の各弱いメモリセルを具体的に識別することなく、１つ又は複数の弱いメモリセルを含んでいる弱いメモリ小部分を直接テストするように動作する単一のステップ４０５へと統合されてもよい。]
[0032] どのメモリ小部分が弱いメモリセルを含むかを決定した後で、ステップ４０６は、各小部分を適切な電力供給源（例えば、図３Ａの第１の電力供給源３０６又は第２の電力供給源３０８）に関連付ける情報をメモリ（例えば、図３Ａに示されるメモリ３１２）に任意選択で記憶する。例えば、図３Ａを再び参照して、１つ又は複数の弱いメモリセルを含んでいる弱い小部分は、好ましくは、より高い第２の出力電圧Ｖ２を供給する第２の電力供給源３０８に関連付けられる。弱いメモリセルを含まない残りの小部分は、より低い第１の出力電圧Ｖ１を供給する第１の電力供給源３０６に関連付けられる。メモリ３１２は、例えば、結合情報を記憶する構造を備えることができる。例示的なメモリ回路における使用のために適したメモリは、揮発性メモリ（例えば、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、レジスタ、等）又は不揮発性メモリ（例えば、フラッシュ・メモリ、読出し専用メモリ（ＲＯＭ）、ワン・タイム・プログラマブル（ＯＴＰ）メモリ、フュー・タイム・プログラマブル（ＦＴＰ）メモリ、フューズ、等）を含むことができるが、これらに限定されない。] 図３Ａ
[0033] 図４をさらに参照すると、ステップ４０８において、割り当てられた電力供給源への各メモリ小部分の接続が実行される。これは、メモリ３１２中に記憶された結合情報を読み出し、該結合情報に従い適切な電力供給源３０６、３０８のうちの１つに各メモリ小部分を接続するように動作する電力供給スイッチ３１０を使用して実現されることが可能である（図３Ａ参照）。] 図３Ａ 図４
[0034] 図１に関連して前記したように、比較的少ない数のメモリセル（例えば、１Ｍｂ未満）を有するメモリ回路は、はるかに多くのメモリセル（例えば、約８Ｍｂより多い）を有するメモリ回路に比べて弱いセル−平均最低作動電圧からかけ離れて分布する最低作動電圧を有するセル−を有する可能性が低い。それゆえ、大きなメモリ回路は、一般に本明細書の教示の使用からもたらされるより大きな歩留り改善を実現することが可能である。] 図１
[0035] 各メモリ小部分へ電力を別々の伝送するために使用する追加の電圧供給接続部及び回路に関係する面積的な不利益があり得る。この面積の増加は、より小さなメモリ回路にとって又は多数の小部分を有するより大きなメモリ回路にとって著しい割合の増加であるはずである。比較的少ない数の小部分を有するより大きなメモリは、追加の電力伝送経路接続部と回路に起因する面積増加の割合が最小になるであろう。普遍性を失わずに例としてのみ、８個の０．５Ｍｂ小部分を有する８Ｍｂメモリは、比較的少数の小部分を有する比較的大きなメモリとみなされるはずである。しかしながら、１Ｍｂ又はより小さなメモリでさえ、面積に関する著しい悪影響なしに本明細書の教示から利益を得るはずである。]
[0036] 本発明の別の実施形態によれば、メモリ回路（図示されず）は、複数の独立したメモリ・マクロを備えることができる。メモリ・マクロは、組み込みメモリの構成のための最小の繰り返しメモリ・ユニットとして定義することができる。各メモリ・マクロへの電力伝送経路は、分離され別個である。メモリ・マクロは、各メモリ・マクロに対応する最低作動電圧に関係する情報を使用して複数の電源のうちの１つに選択的に接続される。最低作動電圧情報は、例えば、テスト手順によって得ることができ、メモリ回路内に含まれるメモリ記憶素子に記憶することができる。]
[0037] 本明細書では本発明について例示的なメモリ回路の状況において述べているが、本発明の技術は、複数の回路素子を備える任意の電子回路において低電力消費を維持しつつ歩留りを向上させるように幅広く拡張されてもよい。これは、回路素子が必ずしも同じである必要はないが、回路が比較的多くの実質的に同じ回路素子を含む場合に、特に利点がある。メモリセル以外の回路素子の例は、センス増幅器である。１Ｍｂメモリは、数千のセンス増幅器を備えることができ、各々がメモリセルの１つ又は複数の列に関連付けられる。メモリセルと同様に、センス増幅器は、例えば、センス増幅器オフセットなどの特性の分布を有する。典型的には、速度及び／又は最低作動電圧は、センス増幅器オフセット電圧によりメモリ回路内で制限される。速度が維持されるようにするために、（例えば、最低作動電圧より高い）より高い電圧を、弱いすなわち遅いセンス増幅器を含む１つ又は複数の回路小部分に供給することができ、一方で（例えば、最低作動電圧に実質的に等しい）より低い電圧が、弱いすなわち遅いセンス増幅器を含まない回路内の残りの小部分に供給される。別の実施形態と同様に、下記にさらに詳細に記載されるように、弱い回路素子は、テスト中に識別されてもよく、その小部分識別情報は回路に関係するメモリ中に記憶される。]
[0038] 例としてのみ、本発明の技術は、複数の同一の遅延ブロックを含んでいる電子回路に適用することができる。遅延ブロックは、好ましくは、複数の小部分の形に構成され、遅延ブロックの各小部分がそれ自体の分離された別個の電圧供給接続部を有する。前記のメモリ回路におけるように、弱い遅延ブロック（例えば、指定された電圧レベルよりも高い最低作動電圧を必要とする遅延ブロック）は、好ましくは、識別され、それらのそれぞれの小部分に割り当てられる。１つ又は複数の弱い回路素子を含んでいる各小部分に供給される電圧は、高められ、一方で残りの小部分は遅延ブロックに関する最低作動電圧に実質的に等しい供給電圧を受ける。このようにして、ＩＣ全体への供給電圧を高くすることなく歩留りが向上され、それゆえ、ＩＣの電力消費は、著しくは増加しない。]
[0039] 図５は、本発明の別の１つの態様による、回路内の回路素子の個々の小部分へ電力を伝送するための具体例の方法５００を示すフロー図である。方法５００はステップ５０２において始まり、そこでは弱い回路素子が識別される。弱い回路素子は、例えば、回路のテスト中に識別されてもよいが、弱い回路素子を識別するための代替の方法が企図される。回路のテストは、外部ＡＴＥを使用して実行することができる。あるいは、テストは、ＢＩＳＴを使用して行われることが可能である。好ましくは、テストは、第１の電圧Ｖ１において指定されたパラメータにより機能しない回路素子を識別するように動作する。テスト手順で不合格である回路素子は、弱い回路素子とみなされる。] 図５
[0040] 回路内の弱い回路素子を識別した後で、ステップ５０４は、弱い回路素子がその中に存在する少なくとも１つの小部分を識別する。ステップ５０４は、各弱い回路素子を回路内の対応する小部分に関連付けることを含むことができる。所与の小部分は、１つ又は複数の弱い回路素子を備えることができる。出力として、ステップ５０４は、弱い回路素子を含んでいる小部分のリストを生成することができる。あるいは、ステップ５０２と５０４は、回路内の各弱い回路素子を具体的に識別することなく、弱い小部分−１つ又は複数の弱い回路素子を含んでいる小部分−を直接テストするように動作する単一のステップ５０５へと統合されてもよい。]
[0041] どの小部分が弱い回路素子を含むかを決定した後で、ステップ５０６は、各小部分を適切な電力供給源に関連付ける情報をメモリ中に任意選択で記憶する。例えば、１つ又は複数の弱い回路素子を含んでいる弱い小部分は、好ましくは、より高い第２の出力電圧Ｖ２を供給する第２の電力供給源に関連付けられる。弱い回路素子を含まない残りの小部分は、より低い第１の出力電圧Ｖ１を供給する第１の電力供給源に関連付けられる。]
[0042] ステップ５０８において、割り当てられた電力供給源への各小部分の接続が実行される。これは、メモリ中に記憶された結合情報を読み出し、該結合情報に従い適切な電力供給源のうちの１つに各小部分を接続するように動作する、図３Ａに示された電力供給スイッチ３１０に類似する電力供給スイッチを使用して実現されることが可能である。] 図３Ａ
[0043] 本明細書中に記載した教示により、供給電圧を最低作動電圧の近くに維持しつつ、歩留りを改善することができる。あるいは、本発明の別の実施形態では、低動作電力を維持しつつ、例えば、動作の周波数（例えば、速度）などのさらなるパラメータが最適化されるはずである。]
[0044] 本発明の実施形態による方法は、電子デバイス又は代替のシステムにおける実装のためにとりわけ良く適している。例えば、図６は、本発明の態様に従い形成された具体例の電子システム６００を示すブロック図である。システム６００は、例えば、ＡＴＥ（ＩＣテスタ、ＩＣウェーハ・プローバ、チップ・ハンドラ、ビニング装置、等）を表わすことができる。システム６００は、プロセッサ６０２、（例えば、バス６０６又は代替の接続手段を介して）プロセッサに結合されたメモリ６０４、並びにプロセッサとインターフェースするように動作する入力／出力（Ｉ／Ｏ）回路６０８を含むことができる。プロセッサ６０２は、本明細書で上記に説明された本発明の方法の少なくとも一部を実行するように構成することができる。] 図６
[0045] 本明細書中では、用語「プロセッサ」は、例えば、中央処理ユニット（ＣＰＵ）及び／又は別の処理回路（例えば、ネットワーク・プロセッサ、ＤＳＰ、マイクロプロセッサ、等）を含むデバイスなどの任意の処理デバイスを含むように意図されていることが、認識されるはずである。それに加えて、用語「プロセッサ」は、１つ又は複数の処理デバイスを指すことができ、処理デバイスに関連付けられる様々な素子は、別の処理デバイスと共用され得ることを理解されたい。本明細書中では、用語「メモリ」は、例えば、ランダム・アクセス・メモリ（ＲＡＭ）、読出し専用メモリ（ＲＯＭ）、固定記憶媒体（例えば、ハード・ドライブ）、脱着可能記憶媒体（例えば、ディスケット）、フラッシュ・メモリ、等などのプロセッサ又はＣＰＵに関連付けられるメモリ及び他のコンピュータ読取り可能な媒体を含むように意図されている。さらに、本明細書中では、用語「Ｉ／Ｏ回路」は、例えば、プロセッサへデータを入力するための１つ又は複数の入力デバイス（例えば、キーボード、マウス、等）、プロセッサに関係する結果を表示するための１つ又は複数の出力デバイス（例えば、プリンタ、モニタ、等）、及び／又はプロセッサへ（１つまたは複数の）入力デバイス又は出力デバイスをつなげるように動作するインターフェース回路を含むように意図されている。]
[0046] したがって、本明細書中で説明されるように、本発明の方法を実行するための命令又はコードを含むアプリケーション・プログラム、又はそのソフトウェア・コンポーネントは、１つ又は複数の関係する記憶媒体（例えば、ＲＯＭ、固定記憶装置又は脱着可能記憶装置）に記憶されてもよく、利用する準備ができたとき、（例えば、ＲＡＭへと）全体又は一部がロードされ、プロセッサ６０２によって実行される。いずれにせよ、図１に示された構成要素の少なくとも一部がハードウェア、ソフトウェア、又はそれらの組み合わせの様々な形態で、例えば、関連するメモリを有する１つ又は複数のＤＳＰ、（１つまたは複数の）特定用途向け集積回路、機能回路、関連するメモリを有する１つ又は複数の動作上でプログラムされた汎用ディジタル・コンピュータ、等で、実装されてもよい。本明細書中に提供される本発明の教示が与えられると、当業者は、本発明の構成要素の他の実装形態を考えることができる。] 図１
[0047] 本発明の方法の少なくとも一部は、デバイス検証及び／又は特性評価を実行するために他の従来型の集積回路ＡＴＥにおいて実装されてもよい。従来型ＡＴＥの製造者は、テラダイン社（Ｔｅｒａｄｙｎｅ Ｉｎｃ．）、テストメトリックス社（Ｔｅｓｔｍｅｔｒｉｘ Ｉｎｃ．）、ＭＯＳＡＩＤテクノロジー社（ＭＯＳＡＩＤ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｉｎｃ．）、ＡＬＬＴＥＱインダストリー社（ＡＬＬＴＥＱ Ｉｎｄｕｓｔｒｉｅｓ Ｉｎｃ．）、シュルンベルガ社（Ｓｃｈｌｕｍｂｅｒｇｅｒ Ｌｔｄ．）、アドバンテスト社（Ａｄｖａｎｔｅｓｔ Ｃｏｒｐ．）、及びインテスト社（ｉｎＴＥＳＴ Ｃｏｒｐ．）を含むが、これらに限定されない。]
[0048] 本発明の装置及び方法の少なくとも一部は、１つ又は複数の集積回路において実装されてもよい。集積回路を形成する際に、ダイは、一般的に半導体ウェーハの表面上に繰り返しパターンで製造される。ダイのそれぞれは、本明細書中で説明したデバイスを含み、別の構造又は回路を含むことができる。個々のダイは、ウェーハから切断又はダイシングされ、次に集積回路としてパッケージングされる。当業者は、集積回路を生産するためにどのようにウェーハをダイシングし、ダイをパッケージングするかを知っているはずである。そのように製造された集積回路は、本発明の一部とみなされる。]
[0049] 本発明の例示的な実施形態について添付の図面を参照して本明細書で述べられているが、本発明がこれらの実施形態に限定されないこと、また様々な他の変更及び変形が添付された特許請求の範囲から逸脱することなく当業者により為され得ることを理解されたい。]

权利要求:

請求項1
複数の別個の小部分の形に構成された複数の回路素子であって、前記小部分の各々が前記それぞれの小部分へ電力を伝達するための別々の電圧供給接続部を有する、複数の回路素子と、複数の出力部を含み、前記出力部の各々は前記電圧供給接続部のうちの対応する１つに接続される、コントローラであって、（ｉ）前記小部分のうちの所与の１つが少なくとも１つの弱い回路素子を含まないときに、前記対応する電圧供給接続部を介して前記所与の小部分へ第１の電圧レベルを供給し、（ｉｉ）前記所与の小部分が少なくとも１つの弱い回路素子を含むときに、前記対応する電圧供給接続部を介して前記所与の小部分へ少なくとも第２の電圧レベルを供給するように動作し、前記第２の電圧レベルは前記第１の電圧レベルよりも高い、コントローラと、を備える電子回路。
請求項2
前記コントローラは、前記所与の小部分が少なくとも１つの弱い回路素子を含むかどうかを検出するようにさらに動作する、請求項１に記載の回路。
請求項3
前記コントローラに接続されたメモリをさらに備え、前記メモリは前記第１の電圧レベルと前記少なくとも第２の電圧レベルのうちのどれが前記小部分の各々に供給されるべきであるかに関係する情報を記憶するように動作する、請求項１に記載の回路。
請求項4
前記コントローラは複数のスイッチ素子を備え、前記スイッチ素子の各々は前記第１の電圧レベルを受けるための第１の端子と、前記少なくとも第２の電圧レベルを受けるための第２の端子と、前記スイッチ素子に与えられる制御信号の機能として前記電圧供給接続部のうちの対応する１つに接続された出力部とを含む、請求項１に記載の回路。
請求項5
前記スイッチ素子のうちの少なくとも１つはマルチプレクサを備える、請求項４に記載の回路。
請求項6
前記第１の電圧レベルは電子回路の指定された最低作動電圧に実質的に等しい、請求項１に記載の回路。
請求項7
前記第２の電圧レベルは前記少なくとも１つの弱い回路素子の指定された最低作動電圧に実質的に等しい、請求項１に記載の回路。
請求項8
前記第１の電圧レベルを発生するように動作する第１の電圧源と、前記少なくとも第２の電圧レベルを発生するように動作する少なくとも第２の電圧源とをさらに備える、請求項１に記載の回路。
請求項9
複数のメモリセルを含むメモリ回路を備え、前記複数の回路素子の少なくともサブセットの各々は前記メモリセルのうちの所与の１つを備え、前記コントローラは、（ｉ）前記所与の小部分が少なくとも１つの弱いメモリセルを含まないときに、前記対応する電圧供給接続部を介して前記所与の小部分へ前記第１の電圧レベルを供給し、（ｉｉ）前記所与の小部分が少なくとも１つの弱いメモリセルを含むときに、前記対応する電圧供給接続部を介して前記所与の小部分へ前記少なくとも第２の電圧レベルを供給するように動作する、請求項１に記載の回路。
請求項10
前記コントローラは、前記所与の小部分が少なくとも１つの弱いメモリセルを含むかどうかを検出するようにさらに動作する、請求項９に記載の回路。
請求項11
前記メモリ回路は組込みメモリアレイを備える、請求項９に記載の回路。
請求項12
複数の小部分の形に構成された複数の回路素子を含み、前記小部分の各々が、前記小部分に対応する別々の電圧供給接続部を有する電子回路において歩留りを向上させるための方法において、弱い回路素子を含まない少なくとも第１の小部分へ第１の電圧レベルを印加するステップと、少なくとも１つの弱い回路素子を含んでいるとして識別された少なくとも第２の小部分へ少なくとも第２の電圧レベルを印加するステップであって、前記第２の電圧レベルは前記第１の電圧レベルよりも高い、ステップとを含む方法。
請求項13
少なくとも１つの弱い回路素子を含んでいる前記少なくとも第２の小部分を識別することをさらに備える、請求項１２に記載の方法。
請求項14
前記電子回路内の各小部分を前記第１の電圧レベルと前記少なくとも第２の電圧レベルとのうちの１つに関連付ける情報を記憶することをさらに備える、請求項１２に記載の方法。
請求項15
前記少なくとも第２の小部分へ前記少なくとも第２の電圧レベルを印加する前記ステップは、前記記憶した情報を読み出し、前記記憶した情報の機能として前記少なくとも第２の小部分へ前記少なくとも第２の電圧レベルを印加することを備える、請求項１４に記載の方法。
請求項16
前記第１の電圧レベルは前記電子回路の指定された最低作動電圧に実質的に等しい、請求項１２に記載の方法。
請求項17
前記第２の電圧レベルは前記少なくとも１つの弱い回路素子の指定された最低作動電圧に実質的に等しい、請求項１２に記載の方法。
請求項18
前記電子回路は複数のメモリセルを含むメモリ回路を備え、前記複数の回路素子の少なくともサブセットの各々は前記メモリセルのうちの所与の１つを備える、請求項１２に記載の方法。
請求項19
少なくとも１つの電子回路を含む集積回路であって、前記電子回路は、複数の別個の小部分の形に構成された複数の回路素子であって、前記小部分の各々が前記それぞれの小部分へ電力を伝達するための別々の電圧供給接続部を有する、複数の回路素子と、複数の出力部を含み、前記出力部の各々が、前記電圧供給接続部のうちの対応する１つに接続される、コントローラであって、（ｉ）前記小部分のうちの所与の１つが少なくとも１つの弱い回路素子を含まないときに、前記対応する電圧供給接続部を介して前記所与の小部分へ第１の電圧レベルを供給し、（ｉｉ）前記所与の小部分が少なくとも１つの弱い回路素子を含むときに、前記対応する電圧供給接続部を介して前記所与の小部分へ少なくとも第２の電圧レベルを供給するように動作し、前記第２の電圧レベルは前記第１の電圧レベルよりも高い、コントローラとを備える、集積回路。
請求項20
前記少なくとも１つの電子回路は複数のメモリセルを含むメモリ回路を備え、前記メモリセルは前記複数の小部分の形に構成される、請求項１９に記載の集積回路。
請求項21
少なくとも１つの電子回路を含む少なくとも１つの集積回路を備える電子システムであって、前記少なくとも１つの電子回路は、複数の別個の小部分の形に構成された複数の回路素子であって、前記小部分の各々は前記それぞれの小部分へ電力を伝達するための別々の電圧供給接続部を有する、複数の回路素子と、複数の出力部を含み、前記出力部の各々が、前記電圧供給接続部のうちの対応する１つに接続される、コントローラであって、（ｉ）前記小部分のうちの所与の１つが少なくとも１つの弱い回路素子を含まないときに、前記対応する電圧供給接続部を介して前記所与の小部分へ第１の電圧レベルを供給し、（ｉｉ）前記所与の小部分が少なくとも１つの弱い回路素子を含むときに、前記対応する電圧供給接続部を介して前記所与の小部分へ少なくとも第２の電圧レベルを供給するように動作し、前記第２の電圧レベルは前記第１の電圧レベルよりも高い、コントローラと、を備える、電子システム。